IBM verheiratet Silizium-Streckverfahren und Isolierung

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IBM meldet einen Durchbruch in der Halbleiterentwicklung: Erstmals sei es den Forschern bei Big Blue gelungen, gestreckte Silizium-Strukturen mit einer Silizium-Isolierungsschicht auf einem Wafer unterzubringen.

IBM meldet einen Durchbruch in der Halbleiterentwicklung: Erstmals sei es den Forschern bei Big Blue gelungen, gestreckte Silizium-Strukturen mit einer Silizium-Isolierungsschicht auf einem Wafer unterzubringen. Schon Ende des Jahres könnten Transistoren auf den Markt kommen, in denen die neue Verfahrenstechnik zumindest teilweise zum Einsatz kommt. Produkte sind noch nicht angekündigt, könnten aber “in einigen Jahren” Marktreife erreichen, heißt es. Die Halbleiter sollen nach IBM-Angaben eine um 20 bis 30 Prozent höhere Leistung liefern.
Der Halbleiterhersteller Intel hat mit ‘Strained Silicon’ bereits Erfahrung gesammelt. Bei dem äußerst aufwändigen Verfahren werden Silizium-Kristalle auf eine Silizium-Germanium-Schicht aufgebracht. Durch die weitere Kristallstruktur des Germaniums wird die Rein-Silizium-Schicht gestreckt, also ‘strained’. Darauf kann dann eine Isolierungsschicht aufgebracht werden, die Energieverluste und damit eine übermäßige Wärmeentwicklung verhindern soll.

Im weiteren Produktionsverfahren, das nach IBM-Angaben zwischen 1600 und 1700 Arbeitsschritte umfasst, wird die Germanium-Schicht verdampft, um auf der ‘Unterseite’ des gestreckten Siliziums Halbleiter aufzubringen. Strained Silicon und Silizium-Isolierung wurden bisher nur getrennt voneinander eingesetzt. Die Kombinierung berge zahlreiche Schwierigkeiten, so IBMs CTO Bernard Meyerson. Ausführliches wird voraussichtlich auf dem Fachsymposium ‘International Electron Devices’ in Washinton zu erfahren sein, das im Dezember stattfinden wird.

Intel will das Streck-Verfahren zumindest in seinen Prozessoren ‘Prescott’ und ‘Dothan’ zum Einsatz bringen, die Ende des Jahres auf den Markt kommen sollen. IBM hat darüber hinaus angekündigt, es sei inzwischen auch möglich, positiv und negativ geladene Transistoren (Positively Charged Field Effect Transistors, PFETs und Negatively Charged Field Effect Transistors, NFETs) in ein und derselben Schicht auf einem Wafer unterzubringen. Auch davon verspricht sich das Unternehmen eine deutliche Leistungssteigerung. Bisher mussten die zwei Transistorarten sauber voneinander getrennt und in unterschiedlichen Schichten untergebracht werden, um einen reibungslosen Betrieb der Bausteine sicherzustellen.